Ders Kodu Ders Adı Teorik Uygulama Laboratuvar Yerel Kredi AKTS
EEE206 DİJİTAL SİSTEMLER 2,00 2,00 0,00 4,00 5,00

Ders Detayı
Dersin Dili : İngilizce
Dersin Seviyesi : Lisans
Ön Koşullar : Yok
Dersin Amacı : Bu dersin amacı herhangi bir algoritmayı veya dizayn spesifikasyonlarını temel alarak Xilinx Webpack'de sentezlenebilir bir VHDL kodu yazabilmektektir. Ayrıca dizaynları FPGA kartına eşleştirmek de bir amaçtır.
Dersin İçeriği : Mantık sistemlerinin gözden geçirilmesi, VHDL konseptleri ve örnekleri, eş zamanlı ifadeler, ardışık ifadeler, ardışık devre dizayn prensipleri, sonlu durumlu makineler, aşamalı dizayn, saat derivasyonu
Dersin Kitabı / Malzemesi / Önerilen Kaynaklar : 1. "Circuit Design and Simulation with VHDL", 2nd edition, by Volnei A. Pedroni, MIT Press. 2. “RTL Hardware Design Using VHDL: Coding for Efficiency, Portability and Scalability”, Pong Chu, Wiley. 3. "Fundamentals of Digital and Computer Design with VHDL, by Richard Sandige and Michael Sandige, McGraw Hill.
Planlanan Öğrenme Etkinlikleri ve Öğretme Yöntemleri : Teorik ders içerikleri<br />Ödevler<br />Soru çözme oturumları<br />Pratik deneyler
Ders İçin Önerilen Diğer Hususlar : VHDL related course materials should be included.
Dersi Veren Öğretim Elemanları : Dr. Öğr. Üyesi Volkan Kılıç
Dersi Veren Öğretim Elemanı Yardımcıları : -
Dersin Verilişi : yüzyüze

  • 1 Temel VHDL kavramları
  • 2 VHDL yapıları
  • 3 Eş zamanlı ve ardışık ifadeler
  • 4 Kombinasyonel devre tasarım prensipleri
  • 5 Ardışık devre tasarım prensipleri
  • 6 Sonlu durum makinesi
  • 7 Hiyerarşik tasarım
  • 8 Kayıt transfer metodları

Ders Kodu Ders Adı Teorik Uygulama Laboratuvar Yerel Kredi AKTS

Teorik Uygulama Laboratuvar Hazırlık Bilgileri Öğretim Metodları
1.Hafta *Introduction Digital Systems: review of sequential and combinational logic circuits
2.Hafta *Class overview: Introduction to ISE environment
3.Hafta *Basic VHDL concepts and examples
4.Hafta *VHDL constructs
5.Hafta *Concurrent Statements
6.Hafta *Sequential Statements
7.Hafta *Synthesizable VHDL
8.Hafta *Combinational Circuit Design Principles
9.Hafta *Sequential Circuit Design Principles I
10.Hafta *Sequential Circuit Design Principles II
11.Hafta *Finite State Machines
12.Hafta *Hierarchical Design
13.Hafta *Register Transfer Methodology
14.Hafta *Clocking and Synchronization

  • 1 Vize : 15,000
  • 2 Laboratuvar : 50,000
  • 3 Final : 35,000

Aktiviteler Sayı Süresi(Saat) Toplam İş Yükü
Vize 1 3,00 3,00
Final 1 3,00 3,00
Derse Katılım 15 3,00 45,00
Uygulama / Pratik 15 2,00 30,00
Laboratuvar 9 2,00 18,00
Ara Sınav Hazırlık 1 6,00 6,00
Final Sınavı Hazırlık 1 8,00 8,00
Teorik Ders Anlatım 15 3,00 45,00
Toplam : 158,00
Toplam İş Yükü / 30 ( Saat ) : 5
AKTS : 5,00